余承东宣布华为半导体已成功设计量产381款芯片 覆盖手机AI智能汽车等领域

在2026国际电路与系统研讨会5月举行的会议上，华为公司董事、半导体业务部总裁何庭波发表主旨演讲，首次提出了半导体领域的一种全新演进方向——“韬（τ）定律”。

此后，华为常务董事、产品投资评审委员会主任、终端BG董事长余承东通过视频对外披露，华为半导体已在手机、AI、通用计算、网络、智能汽车等多个领域完成了381款τ芯片的设计与量产。

余承东在介绍中指出，以往芯片性能的提升主要依靠晶体管尺寸的不断缩小，然而当晶体管尺寸逼近物理极限后，性能的进一步增长变得愈发困难。面对空间上的限制，华为转变了思路——从时间维度获取性能提升。

从具体机制来看，芯片执行一项任务时，时间不仅消耗在计算环节，还消耗在数据传输与等待环节。韬定律的核心方向就是减少数据的绕行路径、避免计算过程的等待，从而以更少的时间完成更多任务。

据IT之家从华为官方获得的信息，韬定律主张用“时间（τ）缩微”取代“几何缩微”，将其作为半导体与电子系统演进的新指导原则——借助逻辑折叠等创新技术，不断压缩信号传播时延，同时持续提升晶体管密度，以此推动半导体与电子系统不断向前发展。

华为还提出了“逻辑折叠（LogicFolding）”等关键技术，并建立了覆盖器件、电路、芯片到系统多个层面的协同优化体系。该体系围绕系统性降低时间常数τ这一目标，旨在推动各层级在性能、能效和晶体管密度方面持续改善：

器件层面：通过优化晶体管以及互连电阻和寄生电容，从物理底层尽可能缩微器件级时间常数τ；

电路层面：利用逻辑折叠技术打破传统平面布局的物理限制，大幅缩短关键路径的走线长度，并有效降低信号传播中的电阻和电容负载，从而使晶体管密度和电路性能获得显著提升；

芯片层面：通过“软件、架构、芯片”全栈软硬芯协同设计，根据实际工作负载对指令流和数据流实施细粒度控制，提升系统级并行度与效率，大幅缩短端到端执行时间；

系统层面：定义灵衢总线，重新构建计算系统互联协议，实现超节点的统一内存编址和原生内存语义，显著降低系统通信时延。

另外值得一提的是，华为预计到2031年，基于韬（τ）定律的高端芯片在晶体管密度上将达到与1.4纳米制程相当的水平。