时钟的归时钟：从摩尔到韬定律的六十年！

1965年，戈登·摩尔在《电子学》杂志上画下一条预测曲线时，集成电路上的晶体管数量每两年翻一番。这条后来被称为“定律”的经验观察，定义了人类计算进步的节拍器。

六十年来，整个半导体行业围绕一个核心逻辑运转：把晶体管越做越小。从90纳米到3纳米，芯片的进化史就是一部几何缩微史。谁能在更小的面积里塞进更多晶体管，谁就掌握了产业的话语权。

但所有的节拍器都有停摆的一天。

当晶体管尺寸逼近原子量级，当量子隧穿效应让电子在纳米尺度上不受控制地泄漏，当一座3纳米晶圆厂的投资门槛飙升至200亿美元，摩尔定律的钟摆已经摇不动了。单颗尖端芯片的设计成本突破10亿美元，最先进制程节点的每晶体管成本不再下降，甚至在回升。

2026年5月25日，上海。在IEEE国际电路与系统研讨会（ISCAS）上，华为半导体业务部总裁何庭波发表题为《半导体新路径探索与实践》的主旨演讲，正式提出“韬（τ）定律”，主张以“时间缩微”替代“几何缩微”作为半导体演进的新指导原则。

同一天，一篇署名何庭波的论文《A Time Scaling Theory for Multi-Layer Electronic Systems》在中国科学院科技论文预发布平台（ChinaXiv）上发布。过去六年，华为基于这一方向已成功设计并量产了381款芯片。今年秋季，将有一款完整采用逻辑折叠技术的麒麟手机芯片率先面世，晶体管密度提升53.5%，能效改善41%。

这不是又一篇论文，也不是又一场发布会。它是一个被逼到墙角的产业，在绝境中找到的一条新路。而这条路之所以能够被找到，靠的不是想象力，是六年沉默的实验数据——381款量产芯片，是在黑暗中一块一块投出的问路石。